A path analysis based partitioning for time constrained embedded systems

The HW/SW partitioning problem addressed in this paper is one of the key steps in the co-design flow of heterogeneous embedded systems. Generally the aim is to provide solutions that respect timing constraints and minimize an objective function such as the total area and/ or the power consumption. Minimizing the hardware area conflicts with reducing execution time. Therefore, we introduce an heuristic for synthesizing heterogeneous sys-tems that uses a global metric to guide the mapping of tasks according to the reusability of components and the time margin induced by timing constraints. 1

CODEF : un environnement d'exploration d'architecture de systèmes embarqués pour le traitement du signal temps réel

-La complexité croissante des applications nécessite de nouvelles méthodes pour le prototypage rapide de systèmes temps réels orientés traitement du signal. L'approche proposée est basée sur un algorithme de partitionnement capable d'explorer automatiquement un espace de conception système. Les solutions construites respectent les contraintes temporelles de l'application et exploitent les mobilités des tâches pour optimiser la surface globale. L'algorithme de partitionnement est également interactif dans le but d'aider le concepteur à optimiser plus finement une solution, par exemple obtenue lors de l'exploration automatique

VESTIM : Une méthode d'estimation de performances pour une implémentation optimisée d'applications sur processeurs de traitement du signal

- Les compilateurs C pour processeurs DSP actuellement disponibles sont généralement incapables de générer un code assembleur respectant les contraintes temps réel fortes des systèmes embarqués. D'autre part, programmer un DSP directement en assembleur est une situation de plus en plus inacceptable. Notre approche se propose de fournir des estimations logicielles qui aident le programmeur au développement rapide d'applications sur DSP. Le programmeur dispose d'une évaluation des performances du code généré par le compilateur ainsi que d'une estimation d'un code assembleur optimisé. Nous comparons ces estimations avec des mesures de performances dans le pire cas obtenues en utilisant une approche statique

EPICURE: A partitioning and co-design framework for reconfigurable computing

This paper presents a new design methodology able to bridge the gap between an abstract specification and a heterogeneous reconfigurable architecture. The EPICURE contribution is the result of a joint study on abstraction/refinement methods and a smart reconfigurable architecture within the formal Esterel design tools suite. The original points of this work are: (i) a generic HW/SW interface model, (ii) a specification methodology that handles the control, and includes efficient verification and HW/SW synthesis capabilities, (iii) a method for parallelism exploration based on abstract resources/performance estimation expressed in terms of area/delay tradeoffs, (iv) a HW/SW partitioning approach that refines the specification into explicit HW configurations and the associated SW control. The EPICURE framework shows how a cooperation of complementary methodologies and CAD tools associated with a relevant architecture can signficantly improve the designer productivity, especially in the context of reconfigurable architectures

Synthèse des ressources de communication pour la conception de systèmes embarqués temps réel flots de données

NICE-BU Sciences (060882101) / SudocSudocFranceF

Efficient and cost-conscious task's scheduling for real time systems

The performance of scheduling algorithm influences the performance of the whole system. Real time scheduling algorithms have theoretical optimal schedulable bounds, but these optimal bounds are achieved at the cost of increased scheduling events (preemptions and migrations of tasks) and high run time complexity of algorithms. We believe that by exploiting parameters of tasks, these algorithms can be made more efficient and cost conscious to increase Quality of Service (QoS) of application. We propose scheduling algorithms which increase quality of service of hybrid application by maximizing execution of soft real time tasks, and by providing guarantees to hard real time tasks even in overload situations. Scheduling cost of algorithms is also reduced (in terms of reduced number of preemptions) by taking into account all explicit and implicit parameters of tasks. Reducing scheduling overheads not only increases performance of the scheduler but also minimizes energy consumption of the system. That s why, we propose to devise a technique embedded with existing DVFS (dynamic voltage and frequency scaling) techniques to minimize the switching points, as switching from one frequency to another steals processor cycles and consumes energy of system. Multiprocessor scheduling algorithms based on fluid scheduling model (notion of fairness), achieve optimal schedulable bounds; but fairness is guaranteed at the cost of unrealistic assumptions, and by increasing preemptions and migrations of tasks to a great extent. An algorithm (ASEDZL) is proposed in this dissertation, which is not based on fluid scheduling model. It not only minimizes preemptions and migrations of tasks but relaxes the assumptions also due to not being bases on fairness notion. Moreover, ASEDZL is also propose to schedule tasks in hierarchical approach, and it gives better results than other approaches.Les performances des algorithms d ordonnancement ont un impact direct sur les performances du système complet. Les algorithmes d ordonnancement temps réel possèdent des bornes théoriques d ordonnanabilité optimales mais cette optimalité est souvent atteinte au prix d un nombre élevé d événements d ordonnancement à considérer (préemptions et migrations de t aches) et d une complexité algorithmique importante. Notre opinion est qu en exploitant plus efficacement les paramètres des t aches il est possible de rendre ces algorithmes plus efficaces et à coût maîtrisé, et ce dans le but d améliorer la Qualité de Service (QoS) des applications. Nous proposons dans un premier temps des algorithmes d ordonnancement monoprocesseur qui augmentent la qualité de service d applications hybrides c est-à-dire qu en situation de surcharge, les tâches à contraintes souples ont leur exécution maximisée et les échéances des tâches à contraintes strictes sont garanties. Le coût d ordonnancement de ces algorithmes est aussi réduit (nombre de préemptions) par une meilleure exploitation des paramètres implicites et explicites des tâches. Cette réduction est bénéfique non seulement pour les performances du système mais elle agit aussi positivement sur la consommation d énergie. Aussi nous proposons une technique associée a celle de DVFS (dynamic voltage and frequency scaling) afin de minimiser le nombre de changements de points de fonctionnement du fait qu un changement de fréquence implique un temps d inactivité du processeur et une consommation d énergie. Les algorithmes d ordonnancement multiprocesseur basés sur le modèle d ordonnancement fluide (notion d équité) atteignent des bornes d ordonnanabilité optimales. Cependant cette équité n est garantie qu au prix d hypothèses irréalistes en pratique du fait des nombres très élevés de préemptions et de migrations de t aches qu ils induisent. Dans cette thèse un algorithme est proposé (ASEDZL) qui n est pas basé sur le modèle d ordonnancement fluide. Il permet non seulement de réduire les préemptions et les migrations de tâches mais aussi de relâcher les hypothèses imposées par ce modèle d ordonnancement. Enfin nous proposons d utiliser ASEDZL dans une approche d ordonnancement hiérarchique ce qui permet d obtenir de meilleurs résultats que les techniques classiques.NICE-BU Sciences (060882101) / SudocSudocFranceF

A SW/Configware Codesign Methodology for Control Dominated Applications

International audienceIn this paper, we present a partitioning methodology targeting a dynamically reconfigurable architecture. We first identify this class of architectures and point out the lack of underlying tools and compiler support exploiting, with these architectures, the potential task level parallelism (TLP). The applications in today's and the future embedded systems are more and more control dominated making necessary the use of a specification that handles jointly treatment and control. Our methodology starts from a system level specification in safe state machines (SSM: the graphical formalism of ESTEREL) integrating task level granularity treatments (as C function calls) in a control flow environment. After simulation and formal proof, we explicitly partition all the different configurations of the SSM i.e. the different combinations of control and treatment that the system has to perform at each operational tick. We also develop a technique that enables to contain the explosion of the number of these configurations and establish the efficiency of our method through its application to a video supervision application and to the JPEG 2000 standard

An electronic system level modeling approach for the design and verification of low-power systems-on chip

Une solution de gestion de puissance d un système sur puce peut être définie par une architecture de faible puissance composée de multiples domaines d'alimentation et de leur stratégie de gestion. Si ces deux éléments sont économes en énergie, une solution efficace en énergie peut être obtenue. Cette approche nécessite l ajout d éléments structurels de puissance et de leurs comportements. Une stratégie de gestion doit respecter les dépendances structurelles et fonctionnelles dues au placement physique des domaines d'alimentation. Cette relation forte entre l'architecture et sa stratégie de gestion doit être analysée tôt dans le flot de conception pour trouver la solution de gestion de puissance la plus efficace. De récentes normes de conception basse consommation définissent des sémantiques pour la spécification, simulation et vérification d architecture de faible puissance au niveau transfert de registres (RTL). Mais elles manquent une sémantique d interface de gestion des domaines d'alimentation réutilisable ce qui alourdit l exploration. Leurs sémantiques RTL ne sont pas aussi utilisables au niveau transactionnel pour une exploration plus rapide et facile. Pour combler ces lacunes, cette thèse étend ces normes et fournit une étude complète des possibilités d'optimisation de puissance basées sur la composition et la gestion des domaines d'alimentation pour des modèles fonctionnels transactionnels utilisant un environnement commun USLPAF. USLPAF comprend une méthodologie alliant conception et vérification des modèles transactionnels de faible consommation, ainsi qu une bibliothèque de techniques de modélisation et fonctions prédéfinies pour appliquer cette méthodologie.A SoC power management solution can be defined by a low-power architecture composed of multiple power domains and a power management strategy for power domains states control. If these two elements are energy-efficient, an energy-efficient solution can be obtained. This approach requires inferring power structural elements and their related behavior in the chip internal logic. A strategy adjusting the power domains states must respect structural and functional dependencies due to the physical power domains composition. This strong relationship between power architecture and its management strategy must be explored at early design stages to find the most energy-efficient solution. Low-power design standards have recently enabled low-power architecture exploration starting from the Register Transfer Level (RTL) by defining semantics to specify power architecture, simulate and check its behavior along with the initial functional one. But, these standards miss semantics for reusable power domain control interface making power management strategies exploration tedious. The RTL-based semantics defined by these standards constrain also their use at Transaction-Level of Modeling (TLM) for fast and easy exploration. This dissertation proposes extensions to low-power standards to fill these gaps. It provides a complete study of power optimization opportunities based on composition and management of power domains in Transaction-Level (TL) functional models within a common USLPAF framework. USLPAF includes a methodology that combines design and verification of TL low-power models. To apply this methodology, USLPAF incorporates a library of modeling techniques and built-in features.NICE-Bibliotheque electronique (060889901) / SudocSudocFranceF

Assistance à l'abstraction de composants virtuels pour la vérification rapide de systèmes numériques

Hardware verification has become challenging due to ever-growing complexity of today's designs. We aim at assisting verification of hardware intellectual property (IP) modules at register transfer level (RTL) by means of data abstraction and static formal analysis techniques. We believe that before applying data abstraction, it is necessary to clearly define and separate the 'Control' and 'Data processing' of modules. The consideration of control and data in hardware has previously been a subjective judgment of the designer, based on the syntax. We intuitively define the 'Control' as an entity responsible for the timings of the data operations in IP modules. The proposed definition was envisaged for separating Control and Data, independent of the subjective choice or the specific syntax. We have worked around a few semantic issues of the definition and demonstrated by reasoning, that an ideal separation of control and data is not achievable according to the proposed definition due to the syntax dependent boolean computations. We therefore, separate the Control and Data based on designer's knowledge. A control-data slicing algorithm is proposed to split the module into a 'control slice' and a 'data slice'. An abstraction is achieved in case of slicing with data-independent control. The bit accurate RTL data slice is replaced by a functional data computation model for fast simulations. The control slice being critical entity with timing information, remains intact during this process. This provides us a way of abstracting the data processing and considering only the timing information for formal verification. We have proposed the notion of 'Significance' to represent the intentional data in IP modules. Significance is used to represent boolean data dependencies in modules for formal verification of the data flows. Approximations to data dependencies in IP modules have been realized with demonstration of their correctness. The verification technique based on significance is realized which enables to formally verify properties related to the datapaths.De nos jours la conception des IP (IP: Intellectual Property) peut bénéficier de nouvelles techniques de vérification symbolique: abstraction de donnée et analyse statique formelle. Nous pensons qu'il est nécessaire de séparer clairement le Contrôle des Données avant toute vérification automatique. Nous avons proposé une définition du contrôle qui repose sur l'idée intuitive qu'il a un impact sur le séquencement de données. Autour de cette idée, le travail a consisté à s'appuyer sur la sémantique des opérateurs booléens et proposer une extension qui exprime cette notion de séquencement. Ceci nous a menè à la conclusion que la séparation parfaite du contrôle et des données est illusoire car les calculs dépendent trop de la représentation syntaxique. Pour atteindre notre objectif, nous nous sommes alors basés sur la connaissance fournie par le concepteur: séparation a priori des entrées contrôle et des entrées données. De cela, nous avons proposé un algorithme de slicing pour partitionner le modèle. Une abstraction fut alors obtenue dans le cas où le contrôle est bien indépendant des données. Pour accélérer les simulations, nous avons remplacé le traitement de données, défini au niveau bit par un modèle d'exécution fonctionnel, tout en gardant inchangé la partie contrôle. Ce modèle intègre des aspects temporels qui permet de se greffer sur des outils de model checking. Nous introduisons la notion de 'significativité' support des données intentionnelles dans les modèles IP. La significativité est utilisée pour représenter des dépendances de données booléennes en vue de vérifier formellement et statiquement les flots de données. Nous proposons plusieurs approximations qui mettent en oeuvre cette nouvelle notion.NICE-BU Sciences (060882101) / SudocSudocFranceF

Méthodologie de partitionnement logiciel matériel pour plateformes reconfigurables dynamiquement

NICE-BU Sciences (060882101) / SudocSudocFranceF